VLSI設計演習

担当者:松谷 宏紀情報工学科 松谷研究室) TA:杉浦 圭祐
演習に関する質問は以下のアドレスにお願いいたします。

重要なお知らせ


2021年春学期

  • 第1回 2021/04/09 オリエンテーション [Slide]
  • 第2回 2021/04/16 スタンダードセル設計の概要 [Slide]
    [演習ファイル]
  • 第3回 2021/04/23 Verilog HDLの復習 [Slide]
    [演習ファイル] [Verilog HDL入門]
  • 第4回 2021/04/30 Verilog HDLの演習 [Slide]
    [演習ファイル]
  • 第5回 2021/05/07 TinyMIPSアーキテクチャ [Slide]
    [演習ファイル] [アセンブラ説明書]
  • 第6回 2021/05/14 メモリマップとI/Oデバイス [Slide]
  • 第7回 2021/05/21 バスとDMAコントローラ [Slide]
  • 第8回 2021/06/04 論理合成 [Slide]
    [演習ファイル]
  • 第9回 2021/06/11 配置配線 [Slide]
    [演習ファイル]
  • 第10回 2021/06/18 遅延と消費電力の見積り [Slide]
    [演習ファイル]
  • 第11回 2021/06/25 マクロ化・階層設計 [Slide]
    [演習ファイル]
  • 第12回 2021/07/02 チップアセンブリ(と期末レポート対策)[Slide]
    [演習ファイル]
  • 第13回 2021/**/** トランジスタレベル設計 [Slide]
  • 第14回 2021/07/09 期末レポートの進捗報告会

    2020年春学期

  • 第1回 2020/04/24 オリエンテーション [Slide] [Video]
  • 第2回 2020/05/01 スタンダードセル設計の概要 [Slide] [Video]
  • 第3回 2020/05/08 Verilog HDLの復習 [Slide] [Video]
  • 第4回 2020/05/15 Verilog HDLの演習 [Slide] [Video]
  • 第5回 2020/05/22 TinyMIPSアーキテクチャ [Slide] [Video]
  • 第6回 2020/05/29 メモリマップとI/Oデバイス [Slide] [Video]
  • 第7回 2020/06/05 バスとDMAコントローラ [Slide] [Video]
  • 第8回 2020/06/12 論理合成 [Slide] [Video]
  • 第9回 2020/06/19 配置配線 [Slide] [Video]
  • 第10回 2020/06/26 遅延と消費電力の見積り [Slide] [Video]
  • 第11回 2020/07/03 マクロ化・階層設計 [Slide] [Video]
  • 第12回 2020/07/10 チップアセンブリ(とTinyMIPS演習)[Slide] [Video]
  • 第13回 2020/**/** トランジスタレベル設計 [Slide] [Video]
  • 第14回 2020/07/17 期末レポートの進捗報告会 [Slide]

    2019年春学期

  • 第1回 2019/04/12 オリエンテーション [Slide]
  • 第2回 2019/04/19 スタンダードセル設計の概要 [Slide]
  • 第3回 2019/04/26 Verilog HDLの復習 [Slide] [Verilog HDL入門]
  • 第4回 2019/05/10 Verilog HDLの演習 [Slide]
  • 第5回 2019/05/17 TinyMIPSアーキテクチャ [Slide] [アセンブラ]
  • 第6回 2019/05/24 論理合成 [Slide]
  • 第7回 2019/05/31 メモリマップとI/Oデバイス [Slide]
  • 第8回 2019/06/07 バスとDMAコントローラ [Slide]
  • 第9回 2019/06/14 配置配線 [Slide]
  • 第10回 2019/06/21 遅延と消費電力の見積り [Slide]
  • 第11回 2019/06/28 マクロ化・階層設計 [Slide]
  • 第12回 2019/07/05 チップアセンブリ(+TinyMIPS演習)[Slide]
  • 第13回 2019/07/12 トランジスタレベル設計 [Slide]
  • 第14回 2019/07/19 期末レポートの進捗報告会 [Slide]

    2018年春学期

  • 第1回 2018/04/13 オリエンテーション [Slide]
  • 第2回 2018/04/20 スタンダードセル設計の概要 [Slide]
  • 第3回 2018/04/27 Verilog HDLの復習 [Slide] [Verilog HDL入門]
  • 第4回 2018/05/02 Verilog HDLの演習 [Slide]
  • 第5回 2018/05/11 TinyMIPSアーキテクチャ [Slide] [アセンブラ]
  • 第6回 2018/05/18 論理合成 [Slide]
  • 第7回 2018/05/25 メモリマップとI/Oデバイス [Slide]
  • 第8回 2018/06/08 バスとDMAコントローラ [Slide]
  • 第9回 2018/06/15 配置配線 [Slide]
  • 第10回 2018/06/22 遅延と消費電力の見積り [Slide]
  • 第11回 2018/06/29 マクロ化・階層設計 [Slide]
  • 第12回 2018/07/06 チップアセンブリ(+TinyMIPS演習)[Slide]
  • 第13回 2018/07/13 トランジスタレベル設計 [Slide]
  • 第14回 2018/07/20 期末レポートの進捗報告会 [Slide]

    2017年春学期

  • 第1回 2017/04/07 オリエンテーション [Slide]
  • 第2回 2017/04/14 スタンダードセル設計の概要 [Slide]
  • 第3回 2017/04/21 Verilog HDLの復習 [Slide] [Verilog HDL入門]
  • 第4回 2017/04/28 Verilog HDLの演習 [Slide]
  • 第5回 2017/05/12 TinyMIPSアーキテクチャ [Slide] [アセンブラ]
  • 第6回 2017/05/19 論理合成 [Slide]
  • 第7回 2017/05/26 メモリマップとI/Oデバイス [Slide]
  • 第8回 2017/06/02 バスとDMAコントローラ [Slide]
  • 第9回 2017/06/09 配置配線 [Slide]
  • 第10回 2017/06/16 遅延と消費電力の見積り [Slide]
  • 第11回 2017/06/23 マクロ化・階層設計 [Slide]
  • 第12回 2017/06/30 チップアセンブリ(+TinyMIPS演習)[Slide]
  • 第13回 2017/07/14 トランジスタレベル設計 [Slide]
  • 第14回 2017/07/21 期末レポートの進捗報告会 [Slide]

    2016年春学期

  • 第1回 2016/04/08 オリエンテーション [Slide]
  • 第2回 2016/04/15 スタンダードセル設計の概要 [Slide]
  • 第3回 2016/05/06 Verilog HDLの復習 [Slide] [Verilog HDL入門]
  • 第4回 2016/05/13 Verilog HDLの演習 [Slide]
  • 第5回 2016/05/20 TinyMIPSアーキテクチャ [Slide] [アセンブラ]
  • 第6回 2016/05/27 論理合成 [Slide]
  • 第7回 2016/06/03 メモリマップとI/Oデバイス [Slide]
  • 第8回 2016/06/10 バスとDMAコントローラ [Slide]
  • 第9回 2016/06/17 配置配線 [Slide]
  • 第10回 2016/06/24 遅延と消費電力の見積り [Slide]
  • 第11回 2016/07/01 マクロ化・階層設計 [Slide]
  • 第12回 2016/07/08 チップアセンブリ(+第13回の前半)[Slide]
  • 第13回 2016/07/15 トランジスタレベル設計 [Slide]
  • 第14回 2016/07/18 期末レポートの進捗報告会 [Slide]

    2015年春学期

  • 第1回 2015/04/10 オリエンテーション [Slide]
  • 第2回 2015/04/17 スタンダードセル設計の概要 [Slide]
  • 第3回 2015/04/24 Verilog HDLの復習 [Slide] [Verilog HDL入門]
  • 第4回 2015/05/01 Verilog HDLの演習 [Slide]
  • 第5回 2015/05/08 TinyMIPSアーキテクチャ [Slide] [アセンブラ]
  • 第6回 2015/05/15 論理合成 [Slide]
  • 第7回 2015/05/22 メモリマップとI/Oデバイス [Slide]
  • 第8回 2015/06/05 バスとDMAコントローラ [Slide]
  • 第9回 2015/06/12 配置配線 [Slide]
  • 第10回 2015/06/19 遅延と消費電力の見積り [Slide]
  • 第11回 2015/06/26 マクロ化・階層設計 [Slide]
  • 第12回 2015/07/03 チップアセンブリ(+第13回の前半)[Slide]
  • 第13回 2015/07/10 トランジスタレベル設計 [Slide]
  • 第14回 2015/07/17 期末レポートの進捗報告会 [Slide]

    2014年春学期

  • 第1回 2014/04/11 オリエンテーション [Slide]
  • 第2回 2014/04/18 スタンダードセル設計の概要 [Slide]
  • 第3回 2014/04/25 Verilog HDLの復習 [Slide] [Verilog HDL入門]
  • 第4回 2014/05/02 Verilog HDLの演習 [Slide]
  • 第5回 2014/05/09 TinyMIPSアーキテクチャ [Slide] [アセンブラ]
  • 第6回 2014/05/16 論理合成 [Slide]
  • 第7回 2014/05/23 メモリマップとI/Oデバイス [Slide]
  • 第8回 2014/06/06 バスとDMAコントローラ [Slide]
  • 第9回 2014/06/13 配置配線 [Slide]
  • 第10回 2014/06/20 遅延付きシミュレーション [Slide]
  • 第11回 2014/06/27 消費電力の見積もり [Slide]
  • 第12回 2014/07/04 マクロ化・階層設計 [Slide]
  • 第13回 2014/07/11 チップアセンブリ(+第14回の前半)[Slide]
  • 第14回 2014/07/18 トランジスタレベル設計 [Slide]

    2013年春学期

  • 第1回 2013/04/12 オリエンテーション [Slide]
  • 第2回 2013/04/19 スタンダードセル設計の概要 [Slide]
  • 第3回 2013/04/26 Verilog HDLの復習 [Slide] [Verilog HDL入門]
  • 第4回 2013/05/10 Verilog HDLの演習 [Slide]
  • 第5回 2013/05/17 TinyMIPSアーキテクチャ [Slide] [アセンブラ]
  • 第6回 2013/05/24 論理合成 [Slide]
  • 第7回 2013/05/31 メモリマップとI/Oデバイス [Slide]
  • 第8回 2013/06/07 バスとDMAコントローラ [Slide]
  • 第9回 2013/06/14 配置配線 [Slide]
  • 第10回 2013/06/21 遅延付きシミュレーション [Slide]
  • 第11回 2013/06/28 消費電力の見積もり [Slide]
  • 第12回 2013/07/05 マクロ化・階層設計 [Slide]
  • 第13回 2013/07/12 チップアセンブリ [Slide]
  • 第14回 2013/07/19 トランジスタレベル設計 [Slide]

    2012年春学期

  • 第1回 2012/04/06 オリエンテーション [Slide]
  • 第2回 2012/04/13 スタンダードセル設計の概要 [Slide]
  • 第3回 2012/04/20 Verilog HDLの復習 [Slide] [Verilog入門]
  • 第4回 2012/04/27 Verilog HDLの演習 [Slide]
  • 第5回 2012/05/11 TinyMIPSアーキテクチャ [Slide]
  • 第6回 2012/05/18 論理合成 [Slide]
  • 第6回 2012/05/25 メモリマップとI/Oデバイス [Slide] [アセンブラ]
  • 第7回 2012/06/01 バスとDMAコントローラ [Slide]
  • 第9回 2012/06/08 配置配線 [Slide]
  • 第10回 2012/06/15 遅延付きシミュレーション [Slide]
  • 第11回 2012/06/22 消費電力の見積もり [Slide]
  • 第12回 2012/06/29 マクロ化・階層設計 [Slide]
  • 第13回 2012/07/06 トランジスタレベル設計 [Slide]
  • 第14回 2012/07/13 DRC、LVS、RC抽出

    2011年春学期

  • 第1回 (2011/04/15) オリエンテーション [Slide]
  • 第2回 (2011/04/22) スタンダードセル設計の概要 [Slide]
  • 第3回 (2011/04/29) Verilog HDLの復習 [Slide] [Verilog入門]
  • 第4回 (2011/05/06) Verilog HDLの演習 [Slide]
  • 第5回 (2011/05/13) Tiny MIPSのアーキテクチャ [Slide]
  • 第6回 (2011/05/20) Tiny MIPSの拡張 [Slide]
  • 第7回 (2011/05/27) 論理合成 [Slide]
  • 第8回 (2011/06/03) 配置配線 [Slide]
  • 第9回 (2011/06/10) 遅延付きシミュレーション [Slide]
  • 第10回 (2011/06/17) 消費電力の見積もり [Slide]
  • 第11回 (2011/06/24) アセンブラ、課題実習 [Slide] [アセンブラの使い方]
  • 第12回 (2011/07/01) マクロ化、階層設計 [Slide]
  • 第13回 (2011/07/08) トランジスタレベル設計 [Slide]