Skip2-LoRA is our proposed lightweight finetuning method for DNN/CNN models. This video demonstrates its FPGA-based acceleration and classification accuracy. In this demo, the on-device finetuning is completed in 0.34 seconds, enabling a continous learning on resource-limited edge devices.

松谷研M2の須永君の以下の論文がIEICE Transactions on Information and Systemsに採録されました。

• Kazuki Sunaga, Keisuke Sugiura, Hiroki Matsutani, “Performance and Power-Efficiency Improvements on Graph Embedding using Sequential Training Algorithm and FPGA”, IEICE Transactions on Information and Systems, Vol.E108-D, No.10, Oct 2025. (to appear)

松谷研研究員の杉浦君の下記の論文がACM Transactions on Reconfigurable Technology and Systems (TRETS)に採録されました。

• Keisuke Sugiura, Hiroki Matsutani, “FPGA-Accelerated Correspondence-free Point Cloud Registration with PointNet Features”, ACM Transactions on Reconfigurable Technology and Systems (TRETS), Vol.x, No.x, 2025.

Open Access (ACM Digital Library)

松谷君がThe Asia and South Pacific Design Automation Conference (ASP-DAC’25)にて以下の口頭発表を行いました。

• Hiroki Matsutani, Masaaki Kondo, Kazuki Sunaga, Radu Marculescu, “Skip2-LoRA: A Lightweight On-device DNN Fine-tuning Method for Low-cost Edge Devices”, ASP-DAC’25, Jan 2025.

松谷君がThe Asia and South Pacific Design Automation Conference (ASP-DAC’25) Work-in-Progressセッションにて以下のポスター発表を行いました。

• Hiroki Matsutani, Keisuke Sugiura, Masaaki Kondo, Radu Marculescu, “A Lightweight On-device CNN Fine-tuning using Skip2-LoRA and Quantized Cache”, ASP-DAC’25 WiP poster session, Jan 2025.

We are working on a lightweight finetuning method for DNN/CNN models. This video demonstrates its finetuning speed on Raspberry Pi Zero 2W and its classification accuracy on rotated images that require an on-device finetuning for adapting the rotation. Our paper is available at arXiv.

JR東海の村田君（松谷研D1）が鉄道技術連合シンポジウム（J-RAIL 2024）にて以下の口頭発表を行いました。

• 村田 剛基, 筑波 聡, 松谷 宏紀, “鉄道機械設備における教師なし異常検出のためのコンセプトドリフト検出法”, J-RAIL 2024, 2024年11月.

松谷君が第12回STEAM人材育成研究会にて以下の招待講演を行いました。

• 松谷 宏紀, “その場で学習する半導体”, 第12回STEAM人材育成研究会, 招待講演, 2024年11月.

松谷研M2の安田君がDesign Gaia 2024にて以下の口頭発表を行いました。

• 安田 瑞生, 杉浦 圭祐, 松谷 宏紀, “Neural ODEを用いたFPGA向け低コスト点群深層学習”, RECONF研究会, 2024年11月.

松谷研M2の大久保君の以下の論文がIEEE Accessに掲載されました。

• Ikumi Okubo, Keisuke Sugiura, Hiroki Matsutani, “A Cost-Efficient FPGA-Based CNN-Transformer using Neural ODE”, IEEE Access, Vol.12, Oct 2024.

Open Access (IEEE Xplore)

松谷君がIEEE BSN’24の併設ワークショップ（WAIRE’24）にて以下の基調講演を行いました。

• Hiroki Matsutani, “On-device Learning Algorithm and Implementation for IoT Devices”, BSN’24 Workshops, Keynote talk, Oct 2024.

松谷君がIEEE International Conference on Body Sensor Networks (BSN’24)にて以下のポスター発表を行いました。

• Hiroki Matsutani, Radu Marculescu, “A Tiny Supervised ODL Core with Auto Data Pruning for Human Activity Recognition”, BSN’24, Oct 2024.

松谷研M1の中澤君がSWoPP 2024にて以下の口頭発表を行いました。

• 中澤 和貴, 松谷 宏紀, “エッジ向けGATの分布シフト検知とオンデバイスファインチューニング”, CPSY研究会, 2024年8月.

松谷君がInternational Forum on MPSoC for Software-defined Hardware (MPSoC’24)にて、JST AIP加速課題で研究開発しているオンデバイス学習に関する以下の招待講演を行いました。

• Hiroki Matsutani, “On-device Learning of Neural Networks for Wireless Sensor Nodes”, MPSoC’24, Jul 2024.

松谷研D3の杉浦君が電子情報通信学会 リコンフィギャラブルシステム研究会（2024年6月）にて以下の口頭発表を行いました。

• 杉浦 圭祐, “Pynqと高位合成による点群処理アプリケーションの設計と実装”, RECONF研究会, 2024年6月.

The following paper has been selected as Featured Paper in the June 2024 Issue of IEEE Transactions on Computers.

• Keisuke Sugiura, Hiroki Matsutani, “An Integrated FPGA Accelerator for Deep Learning-based 2D/3D Path Planning”, IEEE Transactions on Computers (TC), Vol.73, No.6, Jun 2024.

松谷研OBの星野君の以下の論文がIEICE Transactions on Information and Systemsに掲載されました。

• Yuto Hoshino, Hiroki Kawakami, Hiroki Matsutani, “Federated Learning of Neural ODE Models with Different Iteration Counts”, IEICE Transactions on Information and Systems, Vol.E107-D, No.6, Jun 2024.

Open Access (J-Stage)

松谷研OBの山田君、M2の須永君の以下の論文がIEICE Transactions on Information and Systemsに掲載されました。

• Kazuki Sunaga, Takeya Yamada, Hiroki Matsutani, “A Sequential Approach to Detect Drifts and Retrain Neural Networks on Resource-Limited Edge Devices”, IEICE Transactions on Information and Systems, Vol.E107-D, No.6, Jun 2024.

Open Access (J-Stage)

松谷研M2の須永君がReconfigurable Architectures Workshop (RAW’24)にて下記の口頭発表を行いました。

• Kazuki Sunaga, Keisuke Sugiura, Hiroki Matsutani, “An FPGA-Based Accelerator for Graph Embedding using Sequential Training Algorithm”, IPDPS’24 Workshops, May 2024.